HBM走向定制化与三维堆叠

三星的三阶段路线图第一阶段聚焦于将内存控制器从XPU迁移至定制化HBM base die。三星估算，控制器约占XPU硅片面积的5%至10%，将这部分空间释放给计算核心有望使性能提升10%至20%。

第二阶段利用定制化HBM base die周围未使用的边缘区域（shoreline），通过专用控制器和PHY直接连接第二层内存，预计延迟和带宽表现将优于基于PCIe的扩展方案，该第二层内存可以是LPDDR甚至HBF。三星认为，随着上下文窗口和KV缓存扩大，容量的重要性已接近带宽。

第三阶段即ZHBM：取消传统2.5D中介层，将HBM直接垂直集成于XPU顶部。通过移除横向PHY/D2D路径，I/O和TSV结构可遍布整个芯片投影区域，目标能效约0.5 pJ/bit，总DRAM功耗较HBM5降低约70%，绝对功耗降幅超过100W。不过，当前散热限制指向约4层堆叠，而非12层或16层，距离工程化落地仍有相当距离。ZHBM还要求在小于6微米间距下实现晶圆级集成和混合铜键合，DRAM与SoC设计之间长期存在的边界必须消除，两者需从设计之初就围绕布线、散热、功率密度和物理互连进行协同设计。

三星在计算卸载策略上保持克制：散热限制使得在base die中放置大量密集计算单元并不合理，优先选择将LLM推理中内存受限的Attention计算卸载至HBM，计算密集型的Prefill和FFN仍保留在XPU。接口策略上，三星目前倾向于专有HBM厂商接口而非UCIe，理由是UCIe面积更大且功耗更高；其散热路径块（Heat Path Block）在覆盖足够热点区域时可将峰值温度降低35%以上。