华为半导体业务部总裁何庭波也接受了新华社的采访，其中提到了一些关键信息，说明我的理解是对的。
她在这篇采访里说：“就好像把一座“平面城市”改成“立体城市”，区域之间安装了几百万台电梯，这样直达的距离就大大缩短，从而节约了时间，提高了性能。逻辑折叠的关键点，不是简单的“叠起来”，而是重构了信息路径。简单来说，就是让整个系统更快完成任务。”
这就是我前天文章里说的“关键不是堆叠，而是立体设计芯片的电路”。
也就是何庭波说的“重构了信息路径”。
何庭波在前天的论文里也提到，“逻辑折叠是把关键路径上的门电路被分布到两个，未来甚至更多个垂直堆叠的有源层中，并通过超细间距混合键合连接。”
这里是“关键路径”，而不是说所有门电路之间的线路，都重新设计。
那么这里的关键路径进行折叠的门电路数量有多少呢？
何庭波给出的答案是“几百万个”。
这个数量看起来很多，也确实很多。
当然，相比现在芯片动辄上百亿个晶体管数量来说，几百万个就又不算多，也确实是关键路径。
但这几百万个电梯，相比原先外部厂商的3D-IC那种堆叠芯片只有少数连接通道来说，又算得上很多。
这里也需要注意，何庭波说的这几百万台电梯，其实采用的基数就是3D-IC进行堆叠芯片时使用的TSV硅通孔技术。指在晶圆或裸芯片上制作微通孔，然后填充导电材料以实现芯片之间的互连导通。
但需要注意，以前堆叠芯片采用的TSV连接通道数量是很少的，而且只是粗粒度连接。
而华为是在门电路的微观层面进行TSV连接。
所以需要把TSV孔径缩得足够小，并且数量要增加到几百万个。
因此，这跟之前的3D堆叠芯片，完全不是一回事。
何庭波在论文里对于逻辑折叠的未来展望里说：“未来十年，逻辑折叠预计会从局部关键路径折叠，演进为更全面的多层折叠：三层、四层，甚至更多有源层。”
也就是说，逻辑折叠也是有一个清晰的发展路径，就好比现在几何缩微不断去缩小芯片的制程。
逻辑折叠也可以通过扩大TSV通道，也就是增加两层芯片之间的数量，以及增加多个层的芯片，来让芯片性能不断提升。
比如，将“电梯”数量从几百万台，增加到几千万台，甚至十几年后可能增加到上亿台。
有源层数量从两层，会到三层、四层，乃至更多层。
这就是逻辑折叠的发展路径，是可以清晰可见的。
当然，逻辑折叠的发展，也是对芯片设计能力、工程能力、封装工艺的巨大考验，是需要配套能力也不断发展，所以这个发展不是一个一飞冲天的过程，而是一个逐步渐进发展的过程。
逻辑折叠对封装工艺的要求极高，所以大概率也会面临良品率问题。
但起码这是一条可以展望的道路，只要方向对了，就能坚定的走下去。